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https://www.bilibili.com/video/BV1iv4y1F7Km

Verilog 结构：

模块： module

类似函数结构如下：

module 模块名 ([端口列表]);

[端口信号声明]

[参数声明]

1. [内部信号声明]

2. assign 语句

3. [底层模块或门原语调用]

4. always 语句块

endmodule

类似函数 端口就相当于变量、端口信号声明相当于输入变量定义……

但是这只是类似 端口是物理引脚，具有方向性，而函数参数无方向。